实现74HC151的8选1数据选择器功能以及用两片74HC151组成一个16选1数据选择器

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分类专栏： verilog 文章标签：编程语言 verilog 嵌入式

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本文档详细介绍了如何使用VerilogHDL编程语言实现74HC151的8选1数据选择器功能，并通过两片74HC151组合实现16选1数据选择器。作者提供了设计思路、Verilog代码、测试代码以及仿真结果，展示了数据选择器在不同输入条件下的工作情况。

摘要由CSDN通过智能技术生成

VerilogHDL程序设计与仿真作业4：

——实现74HC151的8选1数据选择器功能以及用两片74HC151组成一个16选1数据选择器

文章目录

VerilogHDL程序设计与仿真作业4：
- - - ——实现74HC151的8选1数据选择器功能以及用两片74HC151组成一个16选1数据选择器
- 一、实验目的
- 二、实现74HC151的8选1数据选择器功能
- - 1、设计思路
  - 2、实现代码
  - 3、测试代码
  - 4、仿真
- 三、用两片74HC151组成一个16选1数据选择器
- - 1、设计思路
  - 2、实现代码
  - 3、测试代码
  - 4、仿真

一、实验目的

实现74HC151的8选1数据选择器功能
用两片74HC151组成一个16选1数据选择器

二、实现74HC151的8选1数据选择器功能

1、设计思路

结合74HC151的真值表以及逻辑符号，采用行为级建模即可实现74HC151的8选1数据选择器功能。
逻辑符号与引脚图
74HC151的真值表

2、实现代码

//文件名称：_74HC151.v
//fuchaoxinHUST11202020
module _74HC151(D,S,E_,Y,Y_);
input [7:0] D;
input [2:0] S;
input E_;
output reg Y;
output reg Y_;
/*说明：
输入端：[2:0] S是选择信号 E—_是使能信号；
输出端：Y和Y_是输出的两个信号；
E_=1时，Y=0，Y_=1;
E_=0时，Y等于D[0]到D[7]，Y_等于!D[0]到!D[7]。
*/

always @(*) begin
    if (E_==0) begin
        case(S[2:0])
            3'b000: Y=D[0];
            3'b001: Y=D[1];
            3'b010: Y=D[2];
            3'b011: Y=D[3];
            3'b100: Y=D[4];
            3'b101: Y=D[5];
            3'b110: Y=D[6];
            3'b111: Y=D[7];          
	    endcase
    end

    else Y=0;// E_=1时，Y=0，Y_=1;

    Y_ = ~Y;//按位取反得到Y_
end
endmodule

3、测试代码

//文件名称：Test_74HC151.v
//fuchaoxinHUST11202020
`timescale 10ns/1ns
module Test_74HC151;
reg [7:0] D;
reg [2:0] S;
reg E_;
wire Y;
wire Y_;

_74HC151 U0(D,S,E_,Y,Y_);//实例化元件

initial 
    $monitor($time,":\t D=%b, S=%b, E_=%b, Y=%b, Y_=%b \n", D, S, E_, Y, Y_); 
    //监视器的显示内容
initial begin
//无法正常选择
    E_=1; S[2:0]=3'b000; D[7:0]=8'b00000001;
    #5
    E_=1; S[2:0]=3'b001; D[7:0]=8'b00000010;
    #5
//正常进行选择
    E_=0; S[2:0]=3'b010; D[7:0]=8'b00000100;
    #5
    E_=0; S[2:0]=3'b011; D[7:0]=8'b00001000;
    #5
    E_=0; S[2:0]=3'b100; D[7:0]=8'b00010000;
    #5
    E_=0; S[2:0]=3'b101; D[7:0]=8'b00100000;
    #5
    $stop;//停止模拟仿真
end
endmodule

4、仿真

波形
监控器

三、用两片74HC151组成一个16选1数据选择器

1、设计思路

结合74HC151_2的原理图，采用行为级、门级建模即可实现利用两片74HC151的16选1数据选择器功能。
原理图

2、实现代码

//文件名称：_74HC151.v
//文件名称：_74HC151_2.v
//fuchaoxinHUST11202020
module _74HC151(D,S,E_,Y,Y_);
input [7:0] D;
input [2:0] S;
input E_;
output reg Y;
output reg Y_;
/*说明：
输入端：[2:0] S是选择信号 E_是使能信号；
输出端：Y和Y_是输出的两个信号；
E_=1时，Y=0，Y_=1;
E_=0时，Y等于D[0]到D[7]，Y_等于!D[0]到!D[7]。
*/

always @(*) begin
    if (E_==0) begin
        case(S[2:0])
            3'b000: Y=D[0];
            3'b001: Y=D[1];
            3'b010: Y=D[2];
            3'b011: Y=D[3];
            3'b100: Y=D[4];
            3'b101: Y=D[5];
            3'b110: Y=D[6];
            3'b111: Y=D[7];          
	    endcase
    end

    else Y=0;// E_=1时，Y=0，Y_=1;

    Y_ = ~Y;//按位取反得到Y_
end
endmodule
//一片74HC151

module _74HC151_2(D,A,D_0,Y,Y_);
input D;            //使能信号D与选择信号[2:0]A
input [2:0] A;     //A[2]=C, A[1]=B, A[0]=A
input [15:0] D_0; //输入信号
output Y,Y_;     //输出信号
/*说明：
输入端：；D为输入的使能信号，D=0，片1工作，D=1，片2工作；
ABC按顺序输入，分别为两片74HC151的选择信号S；数组D分别赋值给两片74HC151，作为他们各自的输入D数组；
输出端：两片74HC151分别输出自己的Y1、Y2与Y1_、Y2_，再经过或门处理，得到实际的输出Y与Y_；
*/

//中间变量定义
wire [7:0] D_1,D_2;
wire [2:0] S_1,S_2;
wire Y1,Y2,Y1_,Y2_;//EI_1=EO_2 两者共用一个变量 已有EI=EI_2 EO=EO_1

//输入部分
genvar i;
for(i=7;i>=0;i=i-1)  assign D_1[i] = D_0[i];
for(i=15;i>=8;i=i-1) assign D_2[i-8] = D_0[i];
for(i=2;i>=0;i=i-1)  assign S_1[i] = A[i];
for(i=2;i>=0;i=i-1)  assign S_2[i] = A[i];

//同时执行两片74HC151，得到各自的输出值
_74HC151 U1(D_1,S_1,D,Y1,Y1_);
_74HC151 U2(D_2,S_2,~D,Y2,Y2_);

//输出部分 
or G0(Y,Y1,Y2);
or G1(Y_,Y1_,Y2_);

//先输入，经过第一级电路处理后得到第一次输出，再次用OR门处理得到输出值

endmodule
//用两片74HC151组成16选1的数据选择器

3、测试代码

//文件名称：Test_74HC151_2.v
//fuchaoxinHUST11202020
`timescale 10ns/1ns
module Test_74HC151_2;
reg D; //D=0，片1工作，D=1，片2工作。
reg [2:0] A;
reg [15:0] D_0;
wire Y,Y_;

_74HC151_2 U0(D,A,D_0,Y,Y_);//实例化元件

initial
    $monitor($time,":\t D=%b, A=%b, D_0=%b, Y=%b, Y_=%b \n", D, A, D_0, Y, Y_); 
    //监视器的显示内容
initial begin
//第一片74HC151工作
    D=0; A[2:0]=3'b001; D_0[15:0]=16'b0000_0000_0000_0010;
    #5
    D=0; A[2:0]=3'b010; D_0[15:0]=16'b0000_0010_0000_0100;
    #5
    D=0; A[2:0]=3'b011; D_0[15:0]=16'b0000_0010_0000_1000;
    #5
 //第二片74HC151工作
    D=1; A[2:0]=3'b100; D_0[15:0]=16'b0001_0000_0000_0000;
    #5
    D=1; A[2:0]=3'b101; D_0[15:0]=16'b0010_0000_0000_0000;
    #5
    D=1; A[2:0]=3'b110; D_0[15:0]=16'b0100_0000_0000_0000;
    #5
    $stop;//停止模拟仿真
end
endmodule