基于FPGA的16-4编码译码电路设计

一、 实验目的

• 将数字逻辑中优先编码器、七段显示译码器、二进制码/ BCD码转换等相关知识结合起来，实现一个功能较简单、又有一定趣味性的项目。培养学生的实践动手能力。
• 能够掌握数字系统层次化设计方法；
• 能够使用Verilog HDL、EDA软件工具进行电路的辅助分析和设计，并使用FPGA器件进行实现和验证。
• 实现方法具有多样性，实验内容能够逐层次递进。
• 通过课堂实验和课外开放实验相结合的方式，训练学生动手能力，激发学生创新意识。

二、 实验任务及要求

基本要求：

• 设计一个简单的8线-3线编码、译码显示电路，要求将开关的状态用发光二极管显示出来，在共阳极显示器上显示其编码值（十进制数）。采用层次化方法进行设计。
• 8线-3线优先编码器的功能表如下。
  

提高要求：

• 实例引用8线-3线编码器子模块两次，构成16线-4线优先编码器，并在两位数码显示器上显示其编码值（十进制数）。

三、 设计分析（组成框图、工作原理等）

工作原理：

• 编码是信息从一种形式或格式转换为另一种形式的过程，也称为计算机编程语言的代码简称编码。用预先规定的方法将文字、数字或其它对象编成数码，或将信息、数据转换成规定的电脉冲信号。
• 译码是将具有特定含义的二进制码转换成对应的输出信号，具有译码功能的逻辑电路称为译码器。译码器分为两种类型，一种是将一系列代码转换成与之一一对应的有效信号。这种译码器可称为二进制译码器或唯一地址译码器，它常用于计算机中对存储器单元地址的译码，即将每一个地址代码转换成一个有效信号，从而选中对应的单元。另一种是将一种代码转换成另一种代码，所以也称为代码变换器。例如BCD至七段显示译码器执行的动作就是把一个4位BCD码转换成为七段码输出，以便在七段显示器上显示出这个十进制数。

组成框图：

• 16线-4线优先编码器，并在两位数码显示器上显示其编码值（十进制数）。
  

四、 逻辑设计（各子模块设计、源代码及注释、仿真代码及波形等）

STEP1: 8-3编码器设计与代码

// encode83
module encoder83(
input [7:0]I,
input EI,
output reg [2:0]Y,
output wire GS
);

assign GS = (|I)& EI;

always @(*) begin
if(EI)
   casez(I)
   	8'b1???????: Y <= 3'b111;
   	8'b01??????: Y <= 3'b110;
   	8'b001?????: Y <= 3'b101;
   	8'b0001????: Y <= 3'b100;
   	8'b00001???: Y <= 3'b011;
   	8'b000001??: Y <= 3'b010;
   	8'b0000001?: Y <= 3'b001;
   	8'b00000001: Y <= 3'b000;
   endcase
if(!GS)
   Y <= 3'b000;
end

endmodule

STEP2: 16-4编码器设计与代码

将两个8-3编码器如下图巧妙级联就可以实现16-4编码器。

// encoder164
module encoder164(
input[15:0] I,
input EI,
output wire GS,
output wire[3:0] Y
);

wire[2:0] YL, YH;
wire GSL, GSH;
encoder83(I[15:8], EI, YH, GSH);
encoder83(I[7:0], (!GSH)&EI, YL, GSL);//级联关键操作
assign GS = GSL|GSH;
assign Y[0] = YL[0]|YH[0];
assign Y[1] = YL[1]|YH[1];
assign Y[2] = YL[2]|YH[2];
assign Y[3] = GSH;

endmodule

STEP3: 四位二进制转十进制下十位上BCD和个位上BCD

因为四位二进制最大会成为两位十进制数，因此我们需要使用两个七段显示译码器，这也意味着我们要将四位二进数直接转化成为两个BCD码，分别对应十位上的数值和个位上的数值。

// BCD 四位二进制转十进制下十位上BCD和个位上BCD
input [3:0]Y,
input EI,
output wire[7:0] D
);

integer i;
reg[3:0] D0, D1;
assign D[7:4] = D1;
assign D[3:0] = D0;

always@(Y)begin
   D0 = 4'd0;
   D1 = 4'd0;
   if(EI)
   	for(i = 3; i >= 0; i = i-1)begin
   		if(D0 > 4'd4)
   			D0 = D0 + 4'd3;
   		if(D1 > 4'd4)
   			D1 = D1 + 4'd3;
   		D1 = D1 << 1;
   		D1[0] = D0[3];
   		D0 = D0 << 1;
   		D0[0] = Y[i];
   	end
   else begin
   	D0 <= 4'd0;
   	D1 <= 4'd0;
   end
end

endmodule

STEP4: BCD至七段显示译码器

//
`timescale 1ns/1ns
module seg7displaybcd(
input[3:0] D,
input EI,
output reg[0:6] H
);

always@(D) begin
   if(EI)
   	case(D)
   		4'b0000: H <= 7'b0000001;
   		4'b0001: H <= 7'b1001111;
   		4'b0010: H <= 7'b0010010;
   		4'b0011: H <= 7'b0000110;
   		4'b0100: H <= 7'b1001100;
   		4'b0101: H <= 7'b0100100;
   		4'b0110: H <= 7'b0100000;
   		4'b0111: H <= 7'b0001111;
   		4'b1000: H <= 7'b0000000;
   		4'b1001: H <= 7'b0000100;
   	endcase
   else
   	H <= 7'b1111111;
end

endmodule

STEP5: 各模块整体调用显示

//
module number_display_16(
input[15:0] I,
input EI,
output EO,
output GS,
output wire[3:0] Y,
output wire[0:6] H0,
output wire[0:6] H1,
output wire[15:0] S
);

wire[7:0] D;
assign S=I;
assign EO=EI;
encoder164(I, EI, GS, Y);//第一步：16-4编码
bin42bcd(Y, GS, D);//第二步：四位二进制转十进制下十位上BCD和个位上BCD
seg7displaybcd(D[3:0], GS, H0);//第三步：个位上七段数值显示器显示
seg7displaybcd(D[7:4], GS, H1);//第四步：十位上七段数值显示器显示

endmodule

STEP6: 仿真

`timescale		1ns/1ns 

module	tb_top;
reg				clk			  ;
reg				rst_n	      ;
always  #5      clk    =       ~clk;
initial begin
 clk		<=		1'b1;
 rst_n	<=		1'b0;
 #100
 rst_n	<=		1'b1;
 
end
//例化
endmodule

五、 实现过程（简述实验流程、引脚分配文件等）

1.新建工程前的准备

在桌面上创建一个文件夹Lab1，在Lab1里新建文件夹prj（项目）,sim（仿真）,src（源文件）三个文件夹，最后再src文件夹里添加所有模块的.v文件。

2.建立新工程

*打开quartus Prime 软件，点击File->new->New Quartus Prime Project。
*工程项目命名：点击OK->Next,出现命名的界面。
*一直选择Next直至出现add Files界面,添加之前编写好的.v文件到工程中
*继续选择Next直至出现硬件选择界面，选择正确的芯片型号
*继续点击Next->Next->Finish,就完成了工程的建立。

3.编写.v文件代码

*使用notepad++或者gvim编写代码，编写好了再添加到项目工程中即可。

4.绑定引脚和编译

*对于输出、输入端口进行管脚绑定，选择菜单栏上Assignments—PINS,打开引脚分配器界面。在location一栏选择相对应的管脚（对应管脚在光盘中的芯片引脚分配图上查找），这个自己试一下就可以了，本实验采用导入引脚文件的方式，以后的实验将都采用这种方式。
*修改设置，设置三态无用管脚和nCEO常用I/O设置
选项Assignments----选Device----点Device and Pins Options，在选项卡中选Unused Pins—在Reserve allunused pins:点下拉菜单。中选 As input tri-state，在选项卡中选择 Dual-Purpose Pins 在nCEO 点下拉菜单选Us as regular I/O—确定----OK
*依次点击Analysis&Sythesis 和 Assembler即可生成.sof文件，该文件可以下载到开发板上。

5.下载.sof文件到FPGA开发板上

*点击Program Device,然后选择好usb_blaster和相应的.sof文件，再点击start即可

6.测试译码器

引脚分配文件

六、 实验结果（测试方法及结果等）

见附件演示视频。

七、 实验分析与研究

实验中遇到的问题及解决方法

• 8-3编码器如何转变成16-4编码器？
  实际解决起来很简单，因为采用了优先编码器，我们只需要利用使能开关对对两个8-3编码器的优先权进行控制就可以
  

实验改进思路：

在对四位二进制转换成十进制会有两位，因此需要调用两个七段显示器，许多人采取的是遍历0-15所有的情况，在每个十进制下对两个七段显示器分别操作。虽然这种方案可行，但是如果二进制位数提高，遍历所有十进制数值情况的代码编写显得有点困难繁琐。
因此我们创新出将二进制数转先转换成十进制上每一位的数值BCD码，然后直接将各个BCD码对应各个七段显示器进行显示，这种策略随着二进制位数的提升，优势更加明显，效率更高更简洁。

八、 实验心得、体会与建议

• 第一次接触FPGA,从软件环境的安装配置,到新建工程、添加文件以及仿真、下载到开发板上。虽然一开始错误百出,始终记不住流程,但是经过几次亲身体验,已经能够较为流畅地实现整个过程。
• 实验所使用的是 Verilog语言。,只有自己反复练习编写代码才能真正掌握清楚相关语法规则仿真是检测代码功能性的一大手段,通过仿真,观察时序波形,可以清楚看到实现机理,方便找到错与原因。
• 通过此实验,已经能熟练地编写仿真测试程序。从仿真到实际开发板,需要一定的过渡,比如引脚的配置。通过查找开发板数据手册,可以找到引脚编号,写好引脚文件后导入即可。