硬件接口之Camera DVP

PCLK：pixel clock ,像素时钟，每个时钟对应一个像素数据；

HSYNC：horizonal synchronization，行同步信号

VSYNC：vertical synchronization，帧同步信号；

DATA：像素数据，视频数据，具体位宽要看ISP是否支持；

XCLK：或者MCLK，ISP芯片输出给驱动sensor的时钟；

  DVP的时序图FV为帧同步信号，LV为行同步信号（LV为高时，传输有效的像素数据）。

并行传输的DVP

**DVP分为三个部分：输出总线；输入总线；电源总线；**如下图：

输入总线介绍

1. PWDN是camera的使能管脚，有两种配置方式，一种为standby，一种是normal
   work，设置为standby的时候，一切对camera的操作都是无效的，包括复位。所以在RESET之前，一定要将PWDN管脚设置为normal模式，否则RESET无效。
2. RESET是camera的复位管脚，此方式为硬复位模式，camera的各个IO口恢复到出厂默认状态。只有在XCLK开启后，将RESET置为低，硬复位才有效，否则复位无效。
3. XCLK是camera的工作时钟管脚，此管脚为BB提供camera的工作时钟。
4. IIC是camera和BB通信的总线通道。

输出总线介绍

1. data为camera的数据管脚。此数据脚可以输出的格式有YUV、RGB、JPEG等。
2. VSYNC为camera的帧同步信号管脚。一个VYSNC信号结束表示一帧（即一个画面）的数据已经输出完毕。
3. HSYNC为camera行同步信号管脚。一个HSYNC信号结束表示一行的数据已经输出完毕。
4. PCLK为像素同步信号管脚。一个PCLK信号结束表示一个像素点的数据已经输出完毕。

Power线介绍

1. AVDD为camera的模拟电压。
2. DOVDD为camera的GPIO口数字电压。
3. DVDD为camera的核工作电压。

Vsync（帧同步信号）和Hsync（行同步信号）时序图
图中：帧头标识、帧尾标识（分别由vsync上升下降沿生成）
行头标识、行尾标识（分别由hsync上升下降沿生成）

PCLK：是像素点同步时钟信号,每个PCLK对应一个像素点；
VSYNC：是场同步信号。以高电平有效为例，VSYNC置高直到被拉低，这个区段所输出的所有影像数据组成一个frame；
HSYNC：是行同步信号。告诉接收端：“HSYNC”有效时段内接收端接收到的所有的信号输出属同一行；
并口传输的是CMOS电平信号，只支持并口DVP的sensor属于较低端老旧产品，新型的sensor一般都支持更快速的SPI或MIPI传输

（2）走线注意事项

由于是并行口，所以几个时钟和数据线都等长，i2c控制线可以不等长。