使用Verilog进行数字设计，经常需要对部分代码进行切换编译或者针对不同的配置选择不同的代码进行编译的情况，使用Verilog的条件编译方法和generate可以实现Verilog代码的选择。关于generate可参考之前发布的topic（链接：关于generate用法的总结），本文主要对条件编译命令和条件编译命令与generate的区别进行示例分析。
1. `ifdef-`endif 和`ifndef-`endif
因为`ifdef和`ifndef作用类似，只是成立条件相反，以下仅对`ifdef进行说明。
格式一：
`ifdef 宏名标识符
...... // 程序段s1
`else
...... // 程序段s2
`endif
格式二：
`ifdef 宏名标识符
...... // 程序段s1
`endif
格式三：
格式一与格式二的各种嵌套组合，嵌套方式和结构类似于C语言等其他语言中“if-else”。。
条件编译的作用是当宏名标识符被定义过，那么编译“程序段s1”，此时忽略“程序段s2”，反之编译“程序段s2”，此时忽略“程序段s1”。
这里需要注意以下几点：
宏名标识符指定方式：仿真器的编译命令；编译命令“`define 宏名标识符”；
被忽略的代码也要符合Verilog语法规范；
条件同时只能有一个成立，其结构类似于一般“if-else”结构，即分支选择是互相排斥的，但是其中内容可以类似等；
条件编译一般在预编译阶段完成，就是在进行编译的第一遍词法扫描和语法分析之前进行的工作；
【示例】
当在指定了标识符u1_dut，则编译时对u1_dut例化，选择u2_dut则仅对u2_dut进行例化。
2. `ifdef与generate区别
