Presentation Transcript

1. 第三讲 PLD结构与原理 • 3.1 PLD的分类 • 3.2 PLD的基本结构 • 3.3 基于乘积项的CPLD结构 • 3.4 基于查找表的FPGA结构 • 3.5 其他类型的FPGA和CPLD • 3.6 选择CPLD还是FPGA？

2. 3.1 PLD的分类 • 按集成度分类 • 按结构特点分类 • 按编程结构分类

3. 按集成度分类 低密度PLD：PROM,PLA,PAL,GAL 高密度PLD: CPLD,FPGA

4. 按结构特点分类 • 阵列型的PLD器件（与或阵列） 例：PROM,PLA,PAL,GAL,EPLD,绝大多数CPLD • 单元型的PLD器件（逻辑单元） 例：FPGA

5. 按编程结构分类 • 按编程次数分类 • 按不同的编程元件和编程工艺划分

6. 第三讲 PLD结构与原理 • 3.1 PLD的分类 • 3.2 PLD的基本结构 • 3.3 基于乘积项的PLD结构 • 3.4 基于查找表的FPGA结构 • 3.5 其他类型的FPGA和CPLD • 3.6 选择CPLD还是FPGA？

7. 3.2 PLD的基本结构与原理 • 任何组合逻辑电路均可化为“与或”表达式，用“与门－或门”二级电路实现。 • 任何时序电路又都是由组合电路加上存储元件（触发器）构成的。

8. 输入缓冲电路 与阵列 或阵列 输出缓冲电路 PLD的基本结构框图

9. 第三讲 PLD结构与原理 • 3.1 PLD的分类 • 3.2 PLD的基本结构 • 3.3 基于乘积项的CPLD结构 • 3.4 基于查找表的FPGA结构 • 3.5 其他类型的FPGA和CPLD • 3.6 选择CPLD还是FPGA？

10. 3.3基于乘积项（Product-Term)的PLD结构 • 采用这种结构的PLD芯片有： 1、Altera的MAX7000， 2、MAX3000系列（EEPROM工艺）, 3、Xilinx的XC9500系列（Flash工艺） 4、Lattice,Cypress的大部分产品（EEPROM工艺）

12. CPLD结构 这种CPLD主要包括三块结构： • 宏单元（Marocell) • 可编程连线（PIA)和 • I/O控制块 图左上的INPUT/GCLK1是全局时钟，清零和输出使能信号

13. 宏单元的具体结构 • 宏单元内部主要包括与或阵列，触发器和多路选择器等电路，能独立的配置为组合或时序工作方式。 • 宏单元是CPLD内部最基本的结构

15. 宏单元的具体结构 • 图左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。

16. 宏单元的具体结构 • 图右侧是一个可编程D触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。

17. 乘积项结构CPLD的逻辑实现原理 • 下面我们以一个简单的电路为例,具体说明CPLD是如何利用以上结构实现逻辑的，电路如下图：

18. 乘积项结构CPLD的逻辑实现原理 • 假设组合逻辑的输出(AND3的输出)为f，则f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我们以!D表示D的“非”） • CPLD将以下面的方式来实现组合逻辑f:

19. 乘积项结构PLD的逻辑实现原理 • A,B,C,D由CPLD芯片的管脚输入后进入可编程连线阵列（PIA)，在内部会产生A,A反,B,B反,C,C反,D,D反8个输出。 • 图中每一个叉表示相连（可编程熔丝导通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。这样组合逻辑就实现了。 • 电路中D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。

20. 乘积项结构CPLD的逻辑实现原理 • 时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。 • 可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。

21. CPLD的特点 • 工艺：EEPROM和Flash工艺制造 • 原理：乘积项 • 适合实现组合电路，掉电数据不丢失，无须外接配置芯片

22. 第三讲 PLD结构与原理 • 3.1 PLD的分类 • 3.2 PLD的基本结构 • 3.3 基于乘积项的CPLD结构 • 3.4 基于查找表的FPGA结构 • 3.5 其他类型的FPGA和CPLD • 3.6 选择CPLD还是FPGA？

23. 3.4 基于查找表（LUT)的FPGA的结构 • 一.查找表（Look-Up-Table)的原理与结构 1、altera的ACEX,APEX系列 2、xilinx的Spartan,Virtex系列等。

24. 查找表（Look-Up-Table)的原理与结构 • 查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 • 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 • 下面是一个4输入与门的例子:

25. 4输入与门

26. 基于查找表（LUT)的FPGA的结构 • 下面以xilinx Spartan-II系列的器件为例，阐述FPGA的结构与原理。

27. xilinx Spartan-II的内部结构

28. xilinx Spartan-II的内部结构 Spartan-II主要包括： • CLBs(Configurable Logic Block) • I/O块 • RAM块 • 可编程连线（未表示出）

29. xilinx Spartan-II的内部结构 • spartan-II中，一个CLB包括2个Slices,每个slices包括两个LUT，两个触发器和相关逻辑。 • Slices可以看成是SpartanII实现逻辑的最基本结构

30. Slice结构

31. 基于查找表（LUT)的FPGA的结构 • altera的FLEX/ACEX等芯片的结构 如下图：

32. Altera FLEX/ACEX 芯片内部结构

33. Altera FLEX/ACEX 芯片内部结构 FLEX/ACEX的结构主要包括： • LAB（Logic Array Block） • I/O块 • RAM块（未表示出） • 可编程行/列连线

34. Altera FLEX/ACEX 芯片内部结构 在FLEX/ACEX中一个LAB包括8个逻辑单元（LE）,每个LE包括一个LUT，一个触发器和相关的相关逻辑。 LE是实现逻辑的最基本结构。

35. 逻辑单元（LE）内部结构

36. 查找表结构的FPGA逻辑实现原理 • 我们还是以这个电路的为例：

37. 查找表结构的FPGA逻辑实现原理 • 该电路的组合逻辑部分正好用1个LUT来实现 • 该电路中D触发器是直接利用LUT后面D触发器来实现。 • 时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。 • 触发器的输出与I/O脚相连，把结果输出到芯片管脚。

38. FPGA特点 • 工艺：SRAM • 原理：LUT • 内部有丰富的触发器，适合实现时序电路，掉电数据丢失，须外接配置芯片

39. 第三讲 PLD结构与原理 • 3.1 PLD的分类 • 3.2 PLD的基本结构 • 3.3 基于乘积项的CPLD结构 • 3.4 基于查找表的FPGA结构 • 3.5 其他类型的FPGA和CPLD • 3.6 选择CPLD还是FPGA？

40. 3.5 其他类型的FPGA和CPLD • Altera的MAXII系列CPLD • Lattice的XP系列FPGA 本质:内部集成了配置芯片的FPGA

41. 第三讲 PLD结构与原理 • 3.1 PLD的分类 • 3.2 PLD的基本结构 • 3.3 基于乘积项的CPLD结构 • 3.4 基于查找表的FPGA结构 • 3.5 其他类型的FPGA和CPLD • 3.6 选择CPLD还是FPGA？

42. 3.6 选择CPLD还是FPGA？ FPGA CPLD VS 考虑因素：集成度、价格、配置方式