一种基于IP核的CPRI接口IQ数据适配及测试方法与流程

本发明涉及数据处理技术领域，尤其是涉及一种基于ip核的cpri接口iq数据适配及测试方法。

背景技术：

通用公共无线接口cpri是无线基站内部无线设备控制中心rec及无线设备re之间的主要接口规范之一，该规范灵活有效地对无线基站进行产品划分，独立地发展无线设备控制中心和无线设备技术，该规范中包括传输、连通和控制等流程所必需的要素，具体来说就是用户面数据、控制面数据和管理面传输机制以及同步面机制。

如今，cpri协议经过多年的发展，在经过了多次版本的升级后，应用已经比较成熟，一些fpga厂商为了方便用户的使用，将该协议做成了ip核的形式，其中xilinx厂商的cpriip核留给用户的接口中最关键的是iq数据接口，主要用于传输无线设备控制中心rec及无线设备re之间的用户数据。

但是，在对现有技术的研究与实践过程中，本发明的发明人发现，现有技术一般都是围绕cpri的具体应用方法和案例展开了研究，缺乏从系统时钟域架构的角度考虑设计的通用性，并不能在任意系统时钟下将数据顺利切换到cpri的ip核提供的用户时钟域下，满足cpri的ip核的iq数据接口的时序要求。另外，cpri接口由于具有较高数据率的特性，必须要求cpri接口具有较高的稳定性要求，因此稳定性作为评判该接口好坏的重要指标。但是保证接口的稳定性需要进行大量的测试，而现有技术目前缺乏对于cpri接口测试方法的研究。因此，亟需一种能够克服上述技术缺陷的基于ip核的cpri接口iq数据适配及测试方法。

技术实现要素：

本发明实施例所要解决的技术问题在于，提供一种基于ip核的cpri接口iq数据适配及测试方法，能够对cpriip核的iq数据接口进行适配和测试。

为解决上述问题，本发明的一个实施例提供了一种基于ip核的cpri接口iq数据适配方法，至少包括如下步骤：

通过宏参数定义配置寄存器并进行模式切换，在切换为应用模式后将用户数据发送至对应的第一iq数据通道；

在通过所述第一iq数据通道接收所述用户数据后，将所述用户数据发送至第一fifo存储器中，并按照iq排列规则进行缓存；

在接收系统启动后发送的ip核的基本帧标识的若干个周期后，将所述第一fifo存储器缓存的用户数据发送至cpri的ip核；

通过所述cpri的ip核的数据接口按照所述iq排列规则提取出所述用户数据中的iq数据，并缓存至所述第二fifo存储器中；

通过所述第二fifo存储器将所述用户数据中的iq数据发送至应用模式对应的第二iq数据通道；

对所述第二iq数据通道接收到的所述用户数据中的iq数据进行校验，在校验完成后输出对应的校验结果至用户，完成所述iq数据的适配。

进一步地，所述iq排列规则，具体为：

识别当前cpri接口需要传输一个或多个天线的数据；

当识别所述cpri接口需要传输一个天线的数据时，设定每个基本帧存储的所有的axccontainer按顺序依次排列；

当识别所述cpri接口需要传输多个天线的数据时，设定每个基本帧存储的所有的axccontainer按照天线的数量交替排列。

进一步地，所述iq排列规则，还包括：

将所述每个基本帧存在的未使用的axccontainer位置预留。

进一步地，在所述将所述第一fifo存储器缓存的用户数据发送至cpri的ip核之前，还包括：

仅当所述第一fifo存储器的读ready信号与外部读第一fifo存储器的使能相与结果为有效时，才将所述第一fifo存储器缓存的用户数据发送至所述cpri的ip核。

进一步地，在所述通过所述cpri的ip核的数据接口按照所述iq排列规则提取出所述用户数据中的iq数据，并缓存至所述第二fifo存储器中之前，还包括：

在通过所述第二fifo存储器判断数据读ready信号有效时，提取出所述用户数据中的iq数据。

进一步地，所述对所述第二iq数据通道接收到的所述用户数据中的iq数据进行校验，还包括：

对所述接收到的iq数据与本地信号进行同步检验以及同步处理；其中，所述同步处理包括累加数的同步和伪随机数的同步。

本发明的一个实施例还提供了一种基于ip核的cpri接口iq数据测试方法，至少包括如下步骤：

通过宏参数定义配置寄存器并进行模式切换，在切换为测试模式后将测试数据发送至对应的第一iq数据通道；

在通过所述第一iq数据通道接收所述测试数据后，将所述测试数据发送至第一fifo存储器中，并按照iq排列规则进行缓存；

在接收系统启动后发送的ip核的基本帧标识的若干个周期后，将所述第一fifo存储器缓存的测试数据发送至cpri的ip核；

通过所述cpri的ip核的数据接口按照所述iq排列规则提取出所述测试数据中的iq数据，并缓存至所述第二fifo存储器中；

通过所述第二fifo存储器将所述测试数据中的iq数据发送至应用模式对应的第二iq数据通道；

将所述第二iq数据通道接收到的所述测试数据中的iq数据发送至校验模块进行校验，在校验完成后输出对应的校验结果至用户，完成所述iq数据的测试。

进一步地，所述测试数据，具体为模拟当前的系统时钟不是所述cpri的ip核提供的用户时钟时产生的对应的测试数据。

进一步地，所述测试数据的内容包括累加数和伪随机数其中的一种或两种。

进一步地，所述测试数据的内容还包括表示数据有效的标志位。

实施本发明实施例，具有如下有益效果：

本发明实施例提供的一种基于ip核的cpri接口iq数据适配及测试方法，所述适配方法包括：通过宏参数定义配置寄存器并进行模式切换，在切换为应用模式后将用户数据发送至对应的第一iq数据通道；在通过所述第一iq数据通道接收所述用户数据后，将所述用户数据发送至第一fifo存储器中，并按照iq排列规则进行缓存；在接收系统启动后发送的ip核的基本帧标识的若干个周期后，将所述第一fifo存储器缓存的用户数据发送至cpri的ip核；通过所述cpri的ip核的数据接口按照所述iq排列规则提取出所述用户数据中的iq数据，并缓存至所述第二fifo存储器中；通过所述第二fifo存储器将所述用户数据中的iq数据发送至应用模式对应的第二iq数据通道；对所述第二iq数据通道接收到的所述用户数据中的iq数据进行校验，在校验完成后输出对应的校验结果至用户，完成所述iq数据的适配。

与现有技术相比，本发明实施例一种基于ip核的cpri接口iq数据适配及测试方法，给出了两种测试数据的产生与校验方法，这两种方法均支持长时间挂机校验，以验证通道稳定性，同时在大型系统中对问题的排查起到了较为关键的作用。本实施例通过一种适配方式能够灵活支持适配不同天线数的应用，可以在不对代码进行过多的改动情况下，支持多种应用场景，同时解决了系统时钟与cpri用户时钟不是同一个时钟的情况下跨时钟域适配的问题，使用户在使用cpriip核的时候可以使用自己的系统时钟而不依赖于cpriip核的用户时钟。

附图说明

图1为本发明第一实施例提供的一种基于ip核的cpri接口iq数据适配方法的流程示意图；

图2为本发明第一实施例提供的一天线数据在基本帧中的排列方式的结构示意图；

图3为本发明第一实施例提供的两天线数据在基本帧中的排列方式的结构示意图；

图4为本发明第一实施例提供的四天线数据在基本帧中的排列方式的结构示意图；

图5为本发明第二实施例提供的一种基于ip核的cpri接口iq数据测试方法的流程示意图；

图6为本发明第三实施例提供的一种cpri接口ip核的iq数据适配及测试方法的结构框图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

首先介绍本发明可以提供的应用场景，如对基于ip核的cpri接口iq数据适配及测试。

在介绍本发明实施例之前，首先对本实施例中涉及的相关技术名词进行阐述。其中，通用公共无线电接口(commonpublicradiointerface，cpri)应用于无线通信领域中设备控制中心(rec)和无线设备(re)之间的通信接口。在fpga中通常以ip核的形式存在，ip核包含了底层的serdes模块，基于serdes之上的cpri协议模块，以及其它一些时钟和复位模块，fpga厂商将这些模块进行封装，留给用户的接口有iq数据接口和控制接口，控制接口又包括以太网接口、hdlc接口、厂商指定接口等。由于serdes部分包含一个高速的串并、并串转换接口，通常cpriip核会给出一个用户时钟，用户以该时钟频率按照要求的特定时序，将不同接口上的数据送入ip核中，这样可以保证在一条路径上，进入到ip核的数据量与从ip核出来的数据量一样，防止数据丢失或者重复出现。在较大的系统中，时钟结构可能会比较复杂，系统时钟往往不是cpriip核给出的用户时钟，这时候就需要进行跨时钟域的处理，并将用户数据适配成ip核需要的时序。

cpri接口是一个高速接口，现有的协议规范中支持的速率有614.44mb/s、1228.8mb/s、2457.6mb/s、3072.0mb/s、4915.2mb/s、6144.0mb/s、8110.08mb/s、9830.4mb/s、10137.6mb/s、12165.12mb/s、24330.24mb/s，在工程实现中需要大量测试以确保接口的稳定性。此外，在系统联调过程中如果出现问题，可以通过测试模块排除问题是否出在接口上面。

本发明第一实施例：

请参阅图1-4。

如图1所示，本实施例提供了一种基于ip核的cpri接口iq数据适配方法，至少包括如下步骤：

s101、通过宏参数定义配置寄存器并进行模式切换，在切换为应用模式后将用户数据发送至对应的第一iq数据通道。

具体的，对于步骤s101，由于两路数据需要复用cpri的iq数据通道，首先通过宏参数定义配置寄存器进行模式切换上，切换至应用模式后，在应用模式下选择用户数据送到后级模块。

s102、在通过所述第一iq数据通道接收所述用户数据后，将所述用户数据发送至第一fifo存储器中，并按照iq排列规则进行缓存。

具体的，对于步骤s102，接收来自步骤s101的数据，存入fifo进行缓存。cpri的iq数据接口是以基本帧的形式传输数据的，基本帧的速率是3.84mhz，每个基本帧分为16个words，word0用于传输控制信息，word1-word15用于传输iq数据，每个word的位宽随速率的变化而变化，可以是8比特，16比特，32比特等，最大为384比特。当cpri速率确定了之后，每个word的位宽就确定了，每个基本帧传输的数据量也随之确定。

在优选的实施例中，所述iq排列规则，具体为：

识别当前cpri接口需要传输一个或多个天线的数据；

当识别所述cpri接口需要传输一个天线的数据时，设定每个基本帧存储的所有的axccontainer按顺序依次排列；

当识别所述cpri接口需要传输多个天线的数据时，设定每个基本帧存储的所有的axccontainer按照天线的数量交替排列。

在优选的实施例中，所述iq排列规则，还包括：

将所述每个基本帧存在的未使用的axccontainer位置预留。

具体的，在系统启动后，无论有无数据传输，ip核的基本帧标识都会到来。一个cpri接口可能需要传输一个或者多个天线的数据，存放一个天线的一对iq数据的位置称为一个axccontainer，不同天线的数据需要按照一定规则进行排列，如图2-4所示，当传输1天线的iq数据时，所有的axccontainer按顺序依次排列，用不完一个基本帧的所有axccontainer时，剩余的位置预留；当传输多天线的iq数据时，每个天线的axccontainer交替排列，同理，用不完一个基本帧的所有axccontainer时，剩余的位置预留。

s103、在接收系统启动后发送的ip核的基本帧标识的若干个周期后，将所述第一fifo存储器缓存的用户数据发送至cpri的ip核。

在优选的实施例中，在所述将所述第一fifo存储器缓存的用户数据发送至cpri的ip核之前，还包括：

仅当所述第一fifo存储器的读ready信号与外部读第一fifo存储器的使能相与结果为有效时，才将所述第一fifo存储器缓存的用户数据发送至所述cpri的ip核。

具体的，对于步骤s103，由于在系统启动后，每个ip核的基本帧标识都会到来，基本帧标识之后的若干个周期就需要发送iq数据，此处的若干随着不同的线速率的值不一样，对于10g线速率的，基本帧表示后的4个周期发送iq数据。正常情况下这时候就应该去读取fifo中缓存的数据进行发送，然而有时候iq数据还未到达，如果去读取fifo，就需要让读fifo的动作无法读取出数据，这需要将fifo的读ready信号与外部读fifo的使能相与，具体就是将两根信号线进行与操作，然后送到实际fifo的读使能端口，当fifo的读ready无效时，实际fifo的读使能也是无效的，此时即使读使能有效也无法读出实际的数据，对于iq数据通道的适配模块，这保证了输入输出数据的平衡。

s104、通过所述cpri的ip核的数据接口按照所述iq排列规则提取出所述用户数据中的iq数据，并缓存至所述第二fifo存储器中。

在优选的实施例中，在所述通过所述cpri的ip核的数据接口按照所述iq排列规则提取出所述用户数据中的iq数据，并缓存至所述第二fifo存储器中之前，还包括：

在通过所述第二fifo存储器判断数据读ready信号有效时，提取出所述用户数据中的iq数据。

具体的，对于步骤s104，接收来自cpri的iq数据，按照步骤s102中所述的iq排列规则提取出iq数据，存入fifo进行缓存。在fifo的另一端，没有特定的时序要求，只需要判断数据读ready是否有效，若为高，则表示ready信号有效，否则为无效。一旦有效就将数据读取出来，如果是有多个天线的iq数据在同一个基本帧中传输，将不同天线的数据分开，同时产生相应的有效信号，与数据一起送给下一个模块。

s105、通过所述第二fifo存储器将所述用户数据中的iq数据发送至应用模式对应的第二iq数据通道。

具体的，对于步骤s105，若当前为应用模式，则将数据发送至对应的第二iq数据通道进行下一步处理，在实现的时候通过寄存器进行配置。

s106、对所述第二iq数据通道接收到的所述用户数据中的iq数据进行校验，在校验完成后输出对应的校验结果至用户，完成所述iq数据的适配。

在优选的实施例中，所述对所述第二iq数据通道接收到的所述用户数据中的iq数据进行校验，还包括：

对所述接收到的iq数据与本地信号进行同步检验以及同步处理；其中，所述同步处理包括累加数的同步和伪随机数的同步。

具体的，对于步骤s106，对接收到的iq数据进行校验并将校验结果输出，供给用户读取。校验的过程是判断接收到的数据与本地产生的数据是否一样，如果一样，则认为是正确接收，否则认为是没有正确接收，链路有问题。正确校验的关键，除了数据一致外，还要求相位相同，即接收到的数据与本地产生的数据同步一样。为了使接收到的信号与本地信号同步，需要进行同步处理。

其中，对于累加数的同步，需要人为干预通过寄存器配置同步使能信号，收到同步使能信号的时刻，将当前时刻收到的信号赋值给本地累加信号，本地累加信号在此基础上进行累加；收到同步使能信号的同时，需要清除统计值，以清除未同步之前统计值的影响，同步之后，用户可以查看统计值，若统计值为零，则说明正确接收，若统计值不为零，有两种可能，一是发送的数据还没有收到，另一个是传输过程有误，需要具体分析。

对于伪随机数的同步，不需要人为干预配置同步使能信号，伪随机码具有周期性，产生伪随机码的移位寄存器有一个初始值，只要接收到的信号等于该初始值，就可以认为从此刻开始同步上了，如果统计值不再变化，说明正确接收，否则认为数据在传输过程中发生错误。值得注意的是伪随机码的周期与生成多项式的长度成正比，32位生成多项式的周期在300mhz的时钟下，周期可达到13s，因此需要等待一段时间再查看统计值才有意义。

本实施例提供的一种基于ip核的cpri接口iq数据适配方法，包括：通过宏参数定义配置寄存器并进行模式切换，在切换为应用模式后将用户数据发送至对应的第一iq数据通道；在通过所述第一iq数据通道接收所述用户数据后，将所述用户数据发送至第一fifo存储器中，并按照iq排列规则进行缓存；在接收系统启动后发送的ip核的基本帧标识的若干个周期后，将所述第一fifo存储器缓存的用户数据发送至cpri的ip核；通过所述cpri的ip核的数据接口按照所述iq排列规则提取出所述用户数据中的iq数据，并缓存至所述第二fifo存储器中；通过所述第二fifo存储器将所述用户数据中的iq数据发送至应用模式对应的第二iq数据通道；对所述第二iq数据通道接收到的所述用户数据中的iq数据进行校验，在校验完成后输出对应的校验结果至用户，完成所述iq数据的适配。

本实施例通过从系统时钟域架构的角度考虑，能够在任意系统时钟下将数据顺利切换到cpriip核提供的用户时钟域下，满足cpriip核iq数据接口的时序要求，从使用该ip核的角度，不需要考虑因为cpri速率的不一样而导致ip核给出的用户时钟的不一样带来系统时钟设计的变动，增加了cpri相关模块设计的灵活性。

本发明第二实施例：

请参阅图5。

如图5所示，本实施例提供了一种基于ip核的cpri接口iq数据测试方法，至少包括如下步骤：

s201、通过宏参数定义配置寄存器并进行模式切换，在切换为测试模式后将测试数据发送至对应的第一iq数据通道。

在优选的实施例中，所述测试数据，具体为模拟当前的系统时钟不是所述cpri的ip核提供的用户时钟时产生的对应的测试数据。

在优选的实施例中，所述测试数据的内容包括累加数和伪随机数其中的一种或两种。

在优选的实施例中，所述测试数据的内容还包括表示数据有效的标志位。

具体的，对于步骤s201，产生测试数据，测试数据在系统时钟域下产生，模拟系统时钟不是cpriip核给出的用户时钟的场景。为了测试的简易性与随机性，支持产生两种以valid信号指示数据有效，sop指示数据起始，eop指示数据结束的测试数据产生方式，这两种测试数据的内容，一种是累加数，另外一种是伪随机数，两种方式同一时间只能选择一种，工程实现的时候，可以通过宏参数定义配置寄存器选择不同的数据产生方式。由于cpri核是以基本帧为单位传输数据的，要求测试模块在相同的时间内，产生的数据量等于cpri所传输的数据量。在工程实现中，采用宏参数定义一个有效信号，作为数据有效的标志位；该信号连同测试数据一起输出，作为测试数据的源。其中产生的测试数据是在测试的场景下使用，实际使用的时候是用户的数据，两路数据需要复用cpri的iq数据通道，通过宏参数定义配置寄存器进行模式切换上，在测试模式下选择测试数据送到后级模块。

s202、在通过所述第一iq数据通道接收所述测试数据后，将所述测试数据发送至第一fifo存储器中，并按照iq排列规则进行缓存。

具体的，对于步骤s202，接收来自步骤s201的数据，存入fifo进行缓存。cpri的iq数据接口是以基本帧的形式传输数据的，基本帧的速率是3.84mhz，每个基本帧分为16个words，word0用于传输控制信息，word1-word15用于传输iq数据，每个word的位宽随速率的变化而变化，可以是8比特，16比特，32比特等，最大为384比特。当cpri速率确定了之后，每个word的位宽就确定了，每个基本帧传输的数据量也随之确定。

s203、在接收系统启动后发送的ip核的基本帧标识的若干个周期后，将所述第一fifo存储器缓存的测试数据发送至cpri的ip核。

具体的，对于步骤s203，由于在系统启动后，每个ip核的基本帧标识都会到来，基本帧标识之后的若干个周期就需要发送iq数据，此处的若干随着不同的线速率的值不一样，对于10g线速率的，基本帧表示后的4个周期发送iq数据。正常情况下这时候就应该去读取fifo中缓存的数据进行发送，然而有时候iq数据还未到达，如果去读取fifo，就需要让读fifo的动作无法读取出数据，这需要将fifo的读ready信号与外部读fifo的使能相与，具体就是将两根信号线进行与操作，然后送到实际fifo的读使能端口，当fifo的读ready无效时，实际fifo的读使能也是无效的，此时即使读使能有效也无法读出实际的数据，对于iq数据通道的适配模块，这保证了输入输出数据的平衡。

s204、通过所述cpri的ip核的数据接口按照所述iq排列规则提取出所述测试数据中的iq数据，并缓存至所述第二fifo存储器中。

具体的，对于步骤s204，接收来自cpri的iq数据，按照步骤s202中所述的iq排列规则提取出iq数据，存入fifo进行缓存。在fifo的另一端，没有特定的时序要求，只需要判断数据读ready是否有效，若为高，则表示ready信号有效，否则为无效。一旦有效就将数据读取出来，如果是有多个天线的iq数据在同一个基本帧中传输，将不同天线的数据分开，同时产生相应的有效信号，与数据一起送给下一个模块。

s205、通过所述第二fifo存储器将所述测试数据中的iq数据发送至应用模式对应的第二iq数据通道。

具体的，对于步骤s205，若当前为测试模式，则将收到的数据送给校验模块进行校验，将数据发送至对应的第二iq数据通道进行下一步处理，在实现的时候通过寄存器进行配置。

s206、将所述第二iq数据通道接收到的所述测试数据中的iq数据发送至校验模块进行校验，在校验完成后输出对应的校验结果至用户，完成所述iq数据的测试。

具体的，对于步骤s206，对接收到的iq数据进行校验并将校验结果输出，供给用户读取。校验的过程是判断接收到的数据与本地产生的数据是否一样，如果一样，则认为是正确接收，否则认为是没有正确接收，链路有问题。正确校验的关键，除了数据一致外，还要求相位相同，即接收到的数据与本地产生的数据同步一样。为了使接收到的信号与本地信号同步，需要进行同步处理。

本实施例提供的一种基于ip核的cpri接口iq数据测试方法，包括：通过宏参数定义配置寄存器并进行模式切换，在切换为测试模式后将测试数据发送至对应的第一iq数据通道；在通过所述第一iq数据通道接收所述测试数据后，将所述测试数据发送至第一fifo存储器中，并按照iq排列规则进行缓存；在接收系统启动后发送的ip核的基本帧标识的若干个周期后，将所述第一fifo存储器缓存的测试数据发送至cpri的ip核；通过所述cpri的ip核的数据接口按照所述iq排列规则提取出所述测试数据中的iq数据，并缓存至所述第二fifo存储器中；通过所述第二fifo存储器将所述测试数据中的iq数据发送至应用模式对应的第二iq数据通道；将所述第二iq数据通道接收到的所述测试数据中的iq数据发送至校验模块进行校验，在校验完成后输出对应的校验结果至用户，完成所述iq数据的测试。

本实施例为了保证cpri接口链路的稳定性，提出了一种可以对cpri接口进行大量测试验证的方法，在链路完整的基础上增加了自动测试数据产生和数据校验的模块，通过配置寄存器，可以方便链路稳定性的测试，且在数据传输出现错误的时候，可以帮助排除是否是cpri接口出了问题，极大的降低了问题定位的难度，增加了cpri相关模块设计的灵活性和稳定性。

本发明第三实施例：

如图6所示，在第一实施例和第二实施例的基础上，本实施例通过结合实际案例，对本发明的适配及测试方法进行详细说明。

为方便表述，cpri采用10.1376gb/s的线速率，由cpri协议规范可知，基本帧的速率是3.84mhz，每个基本帧的时间长度是260.42ns左右。在xilinx的cpriip核中，这一速率下的iq数据位宽为32比特，一个基本帧总共有80个时钟周期，这里的就是所谓的用户时钟，时钟频率为307.2mhz，可以验证1/307.2mhz*80≈260.42ns。80个时钟周期的前4个周期用于传输控制字，其余的用于传输iq数据。此外，为了准确地模拟5gnr通信的场景，参考5g标准，模拟子载波间隔为30khz的信号在一个符号时间内所产生的数据量，一个子帧中的第0或第7*2μ个ofdm符号加cp的时间为36.2us，其他ofdm符号加cp的时间为35.68us，对应一个子帧中的第0或第7*2μ个ofdm符号的cp有352个数据，其它ofdm符号的cp有288个数据，所有的ofdm符号为4096个数据。所以一个ofdm加cp的数据量为4448或者4384。在每个基本帧内仅传输一个天线的32个数据，则上述ofdm加cp的数据分别需要4448/32＝139或者4384/32＝137个基本帧传输完成。这在时间上刚好能够对得上，即36.2us/260.42≈139或者35.68us/260.42≈137。

数据产生模块上电复位后，通过自身的计数器计数出无线系统帧中断，子帧中断，时隙中断以及符号中断。按照符号中断，每个符号时间间隔内产生两个天线的iq数据累加数，累加器的位宽为16比特，累加产生的数值同时赋给两天线的iq值，数据量是4448或4384个64比特，其中0～15比特表示天线1的i路数据，16～31比特表示天线1的q路数据，32～47比特表示天线2的i路数据，48～63比特表示天线2的q路数据。可见两天线的i路和q路是一样的数值，这样方便接收端校验。一个符号的数据伴随数据有效信号连续输出，按照系统时钟频率进行输出，使用的系统时钟频率为368.64mhz。

发送端的数据通路选择模块中定义一个数据选择使能信号，通过配置寄存器改变使能信号的值，配置为1时选择测试数据送入数据发送适配模块，为0时选择用户数据送入数据发送适配模块。默认情况下为0，因此在进行cpri接口测试时，需要将该使能信号配置为1。

数据发送适配模块收到位宽为64比特的两天线数据，进来之后将两天线数据拆分成各自的32比特iq数据，分别进行缓存。为了能够将1个ofdm符号的数据完全缓存下来，需要谨慎设计两路天线的缓存深度。我们知道输入的数据以368.64mhz的速率连续进来，以最大量的ofdm符号数据4448计算，需要1/368.64mhz*4448≈12.07us的时间。在10.1376gb/s的速率下，ip核给出的用户时钟是307.2mhz，只要检测到缓存中有数据，立即启动读操作，将缓存中的数据读取出来进行发送。在这前提下，可以认为数据写缓存的同时，立即启动读缓存操作，计算出在写缓存的这段时间内，读走了多少数据量，剩下没读走的数据所需的缓存空间就是最大缓存深度的要求。已知一个基本帧可以发送一个天线的32个iq数据，12.07us粗略计算为47个基本帧，所以在这段时间内总共缓存了4448个数据，取走了47*32＝1504个数据，剩下2944个数据需要缓存。由于fifo的深度只能是2^n表示，取能缓存下2944个数据且满足fifo深度设置要求的最小深度是4096。至此计算出了该模块中用于缓存两个天线数据的fifo位宽和深度，即位宽为32bit，深度为4096。

cpriip核在10.1376gb/s的速率下，一个基本帧有80个周期，由于一个周期刚好可以传输32比特，恰好是一个iq数据的位宽。前4个周期用于传输控制字的，剩下的76周期用于传输iq数据。一个天线在一个基本帧内要传输32个iq数据，占用32个周期，两天线就要占用64周期，所以可以认为cpriip核的一个时钟周期刚好是一个axccontainer。天线1发送的iq数据位于axccontainer1，表示为axc1，天线2发送的iq数据位于axccontainer2，表示为axc2，两个天线在cpriiq数据接口的链路上以axc1，axc2，axc1，axc2，axc1，axc2……的格式传输，直至两天线都完成32个iq数据的传输，剩下的位置预留，预留部分在传输过程中可以传输0值，如图3所示。

在一个天线的场景中，每个基本帧都只需发送一根天线的iq数据，无需考虑不同天线的数据在基本帧中的排布。每个基本帧发送完32个iq数据，剩余的地方预留发送0值即可，如图2所示。

在两天线的场景中，每根天线的iq数据是32比特，一个cpri链路发送两天线的数据，占用了64个周期，若要发送四根天线的数据，显然一个基本帧不足以完全发送所有的数据。为了支持一个cpri通道发送四根天线的数据，每根天线的iq数据需要进行压缩，具体压缩算法不在本发明的讨论范围内。压缩过后，一根天线的iq数据位宽为16比特，四根天线总共是64比特，可以保留两根天线时的存储框架，只是将天线1和天线2的数据合并存缓存到储器1，天线3和天线4的数据合并缓存到存储器2。由此可见，两天线和四天线的场景在适配的操作上完全一致，只需要在数据进到适配模块之前进行数据压缩操作，这样的设计既能保证模块功能的完备性，有能减少模块之间的互操作。

在接收端，ip核仍然以cpri基本帧的形式输出iq数据，cpriip核iq数据基本帧的前4个周期承载控制字的信息，用户无需关心，跳过这几个周期的控制信息，如果是一天线，则缓存32周期的iq数据；如果是两天线或者四天线，则缓存64周期的数据。缓存的作用是跨时钟域，由于在系统时钟域端不需要特定的时序要求，一旦缓存中有数据可读，则立即将数据读走。系统时钟大于cpri的用户时钟，在这种应用场景下不需要太大的缓存，采用32位宽，1024深度的fifo即可满足要求，且这样的缓存配置使用fpga块ram资源中最小的资源块。在系统时钟侧将缓存数据读出的时候，要伴随一个数据有效信号。

接收端的数据通路选择模块中定义一个数据选择使能信号，通过配置寄存器改变其值，配置为1时选择将数据送到校验模块进行校验，为0时将数据送给用户。

数据校验模块收到数据后，会比较收到数据与本地校验数据是否一样，如果不一样，则错误个数统计值累加。由于数据产生模块产生的数据是16比特的，因此在校验模块中，也是用一个16比特的寄存器进行累加。输入的数据每16比特与本地的校验数据进行比较，如果是64比特输入，每周期需要比较四次，即分别与0～15比特、16～31比特、32～47比特、48～63比特，进行比较，有一次与本地16比特不一致的，判定为错误，统计值加1。因为用的是累加数的校验方式，在开始统计之前，还需要配置寄存器，使本地校验数据锁定上接收的数据。在收到同步使能信号时，将收到的数据的低16比特赋值给本地校验累加数，之后每进来一个数据，累加数加1，同时也进来的数据相比较。统计的结果供用户读取，若没有错误，则说明链路是好的，整个校验过程处理完成。

本实施例中提供的适配模块方便灵活，可以以最小的改动就能够支持一天线、两天线和四天线的数据适配，从理论的角度精确的计算出了适配所需要的的缓存位宽及深度，保证数据传输过程不会出现丢失。本发明是在链路完整的基础上增加了自动测试数据产生和数据校验的模块，通过配置寄存器，可以方便链路稳定性的测试，且在数据传输出现错误的时候，可以帮助排除是否是cpri接口出了问题，极大的降低了问题定位的难度。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和变形，这些改进和变形也视为本发明的保护范围。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(read-onlymemory，rom)或随机存储记忆体(randomaccessmemory，ram)等。